低功耗16位精度Delta Sigma ADC的設(shè)計(jì).pdf

1、受數(shù)字電路速度的驅(qū)使，CMOS工藝線條逐漸縮小，伴隨而來的是電源電壓的降低以及元器件特性的變差，受限于電路非理想性，傳統(tǒng)奈奎斯特 ADC較難實(shí)現(xiàn)高精度轉(zhuǎn)換，然而采用過采樣技術(shù)以及噪聲整形技術(shù)的Delta Sigma ADC由于對(duì)電路性能要求不高，仍能達(dá)到很高精度。伴隨著便攜式電子設(shè)備的普及以及數(shù)字集成電路的發(fā)展，出于對(duì)待機(jī)時(shí)間、散熱以及封裝等的考慮，如何降低不斷攀升的集成電路功耗成為研究熱點(diǎn)。
　　本研究基于對(duì)系統(tǒng)級(jí)以及電路級(jí)低功

2、耗Delta Sigma ADC設(shè)計(jì)技術(shù)的研究以及對(duì)各種調(diào)制器架構(gòu)的功耗等指標(biāo)的對(duì)比，決定采用雙采樣開關(guān)電容電路實(shí)現(xiàn)1位量化的四階單環(huán)調(diào)制器。不同于其他結(jié)構(gòu)，其對(duì)電路的非理想性不敏感，且積分器擺幅較低，利于低功耗設(shè)計(jì)。調(diào)制器主體采用雙采樣開關(guān)電容電路實(shí)現(xiàn)，其可將等效過采樣率加倍，可在不提高電路設(shè)計(jì)指標(biāo)的前提下，將系統(tǒng)精度提高4位左右。決定系統(tǒng)功耗的第一級(jí)積分器采用具有Class-AB輸出的增益增強(qiáng)型電流鏡放大器，其可大大降低功耗。同時(shí)采

3、用高精度電流源為系統(tǒng)提供偏置，降低工藝、電源電壓、溫度變動(dòng)對(duì)系統(tǒng)性能的影響。調(diào)制器工作在3.072MHz的時(shí)鐘頻率下，具有6.144MHz的采樣頻率、128的等效過采樣率以及24KHz的信號(hào)帶寬。為簡化降采樣濾波器，其僅由級(jí)聯(lián)的五級(jí)梳狀濾波器構(gòu)成，其工作時(shí)鐘為6.144MHz，降采樣率為128。采用SMIC0.18μm CMOS工藝，設(shè)計(jì)Delta Sigma ADC中各個(gè)模塊電路及其版圖。仿真結(jié)果表明系統(tǒng)模擬核心部分功耗為0.606m