SoC片上系統(tǒng)測試調(diào)度優(yōu)化技術(shù)研究.pdf

1、隨著集成電子技術(shù)的飛速發(fā)展，系統(tǒng)芯片(SoC，System-on-a-Chip)得到越來越廣泛的應(yīng)用，其采用了IP核復(fù)用技術(shù)，具有集成度高、體積小、性能穩(wěn)定，開發(fā)周期短等諸多優(yōu)勢。但是，芯片集成的功能越來越多，結(jié)構(gòu)也越來越復(fù)雜，內(nèi)部IP核的數(shù)量在持續(xù)增長，測試時間急劇增加。針對這些問題，有必要研究有效的測試調(diào)度方法，以實現(xiàn)測試時間的優(yōu)化。主要研究內(nèi)容有：
　　首先，深入研究可測性設(shè)計、內(nèi)建自測試、邊界掃描測試、掃描測試等SoC測試

2、相關(guān)技術(shù)，提出本課題的總體研究方案。主要從測試體系結(jié)構(gòu)和測試調(diào)度算法兩方面展開研究與設(shè)計。從測試環(huán)和測試訪問機制兩方面對測試體系結(jié)構(gòu)進(jìn)行設(shè)計；對測試調(diào)度問題進(jìn)行劃分，并從減少測試時間的角度，設(shè)計IP核并行測試調(diào)度算法。
　　其次，完成了測試體系結(jié)構(gòu)的設(shè)計。使用Verilog語言對測試環(huán)的組成部分邊界寄存器、旁路寄存器、指令寄存器進(jìn)行了功能描述與模塊封裝，實現(xiàn)完整測試環(huán)的構(gòu)建；設(shè)計了一種測試總線按位劃分的測試訪問機制。使用Model