數(shù)字集成電路的結(jié)構(gòu)特點cmos電路

1、數(shù)字集成電路的結(jié)構(gòu)特點（CMOS電路）,MOS晶體管模型組合邏輯基本結(jié)構(gòu)邏輯單元的優(yōu)化設(shè)計組合單元的規(guī)模約束問題時序邏輯的時間關(guān)系問題,MOS晶體管模型,典型尺度參數(shù)為：溝道寬度W、溝道長度L，邏輯面積A；,MOS晶體管電學(xué)模型,典型參數(shù)為：導(dǎo)通電阻、柵極電容、漏極電容和源極電容,電學(xué)參數(shù)與尺度參數(shù)的關(guān)系,在電路單元設(shè)計時，為了提高集成度，通常溝道長度總是希望保持最小值，而溝道寬度卻可以進行加長；,,,,,CMOS基本電路結(jié)

2、構(gòu),通常采用N網(wǎng)絡(luò)與P網(wǎng)絡(luò)互補連接構(gòu)成：,,,,,N網(wǎng)絡(luò)實現(xiàn)邏輯，并聯(lián)為“與”，串聯(lián)為“或”,典型CMOS基本電路,CMOS反相器,,,,,典型CMOS基本電路,與非門和或非門,,,,,典型CMOS基本電路,與或非結(jié)構(gòu)（AOI）,,,,,CMOS傳輸門（TG）電路,采用N晶體管和P晶體管并接構(gòu)成，兩管的柵極接互補控制電平。,,,,,CMOS傳輸門（TG）電路,異或門,,,,,MUX2,基于CMOS傳輸門（TG）電路,異或門,,,,,MU

3、X2,基于CMOS傳輸門（TG）電路,MUX2 的應(yīng)用形式,,,,,CMOS組合邏輯單元的設(shè)計優(yōu)化,目標(biāo)：實現(xiàn)要求的邏輯功能；減少電路的時間延遲；降低電路功耗；提高電路集成度。,,,,,最小晶體管,所有設(shè)計尺度都采用版圖設(shè)計規(guī)則所能容許的最小尺度進行設(shè)計。參數(shù)表征基本單位：設(shè)定對于NMOS的最小晶體管：溝道寬度W=1，導(dǎo)通電阻R=1，柵極電容Cg=1，邏輯面積A=1；,,,,,單元電路的時間延遲,電路的時間延遲主要是由于隨

4、著狀態(tài)的改變，電路通過導(dǎo)通電阻為相關(guān)的電容充電和放電導(dǎo)致的。若導(dǎo)通電阻為R，連接到輸出端上的總電容為C，則延遲時間可以粗略表達為t=RC。,,,,,單元電路的優(yōu)化,基本單元電路主要指INV，NAND，NOR，AOI等；設(shè)計優(yōu)化主要有面積優(yōu)化和性能優(yōu)化兩種方案；,,,,,面積優(yōu)化的設(shè)計,,,,,面積優(yōu)化設(shè)計時，所有晶體管的面積均采用最小晶體管形式?？梢圆捎妙A(yù)先制備的標(biāo)準(zhǔn)晶體管陣列形式進行設(shè)計，只考慮晶體管之間的連線問題，設(shè)計過程相對簡

5、單。,面積優(yōu)化的特點,,,,,邏輯單元的邏輯面積就等于該單元所使用的晶體管數(shù)量。每個輸入端的輸入電容都等于2；每個輸出端的輸出電容等于該輸出端直接連接的晶體管數(shù)量乘以3。,面積優(yōu)化的特點,,,,,邏輯單元的輸出電阻取決于導(dǎo)通支路上串聯(lián)晶體管的數(shù)量。對于N管，導(dǎo)通電阻為1；對于P管，導(dǎo)通電阻為2。根據(jù)邏輯的不同以及輸出電平的不同，輸出電阻會有較大差異。,面積優(yōu)化的特點,,,,,邏輯面積 上升時間 下降時間 INV：

6、 2 16 8NAND(n): 2n 6n+10 n(3n+5)NOR(n): 2n 3n+5 2n(3n+5) AOI(2,2): 8 52 32AOI(3,3): 12 94 42,假定扇出系數(shù)均為1進行計算,面積優(yōu)化的問題,,,,邏輯單元的輸

7、出電阻可以有很大的變化，導(dǎo)致輸出端上升時間和下降時間的不一致；不同的邏輯單元也具有不同的輸出電阻，這使電路的時間性能設(shè)計顯得非常復(fù)雜。,性能優(yōu)化的設(shè)計,,,,,性能優(yōu)化的要點是保持所有邏輯單元的輸出電阻為最?。ǘ嫉扔?），上升時間和下降時間能夠保持一致，在此情況下，延遲時間單純?nèi)Q于邏輯單元的電容。這一方案可以簡化電路性能的設(shè)計，同時提高電路的速度。,性能優(yōu)化的規(guī)則,,,,,溝道長度設(shè)置為最小尺度，通過調(diào)整溝道寬度使電阻一致。P管

8、的寬度大于N管（=2）；當(dāng)n個晶體管串聯(lián)時，寬度應(yīng)該增加為n倍；溝道寬度增加時，相關(guān)電容和邏輯面積成比例增加。,一些典型邏輯器件的優(yōu)化設(shè)計,,,,,一些典型邏輯器件的優(yōu)化設(shè)計,,,,,延遲時間 邏輯面積 INV： 12 3 NAND(n): 10n+2 n2+2nNOR(n): 11n+1 2n2+n AOI(2,2): 42 24

9、 (相當(dāng)于NAND4)AOI(3,3): 62 48 (相當(dāng)于NAND6),面積優(yōu)化與邏輯優(yōu)化的對比,,,,,電路性能優(yōu)化對扇入的限制,,,,,采用小規(guī)模單元電路可以提高電路速度，節(jié)約電路資源,電路基本單元的結(jié)構(gòu),,,,,基本單元結(jié)構(gòu) INV，NAND2-4，NOR2-4，AOI（22）；,電路基本單元的結(jié)構(gòu),,,,,增加反相器實現(xiàn)的同相基本單元 AND2-3，OR2

10、-3；,電路基本單元的結(jié)構(gòu),,,,,采用并行分級實現(xiàn)的單元,對傳輸結(jié)構(gòu)的分析,,,,,采用性能優(yōu)化時，邏輯面積A=3；從輸入到輸出的導(dǎo)通電阻為0.5；輸入/輸出電容為18；設(shè)其前后級均為NAND2，插入該傳輸緩沖對電路延遲時間的增加為,,反相三態(tài)門的實現(xiàn)方案,,,,,,邏輯模塊扇出與驅(qū)動能力,,,,,,在邏輯功能單元內(nèi)部設(shè)計時，可以忽略連線延遲（電容）；考慮模塊之間的連接時，連線延遲成為主要延遲因素；通過減小輸出電阻，增加驅(qū)動

11、能力，可以有效減少連線延遲，提高電路速度；,邏輯模塊扇出與驅(qū)動能力,,,,,,若某邏輯單元的輸出連接線等效電容為200,電路的時序設(shè)計,,,,,,考慮到電路效率，組合邏輯塊的輸入數(shù)量受到限制，必須進行分級運算；對于一個組合單元，通常要求一次輸入導(dǎo)致的輸出變化穩(wěn)定之后才能進行下一次輸出；協(xié)調(diào)各單元輸出變化的時間成為電路設(shè)計中最復(fù)雜的問題。,電路的時序設(shè)計,,,,,,采用流水線設(shè)計方式，將組合分割為小的模塊，各模塊之間的數(shù)據(jù)交換通過寄存

12、器進行，可以提高電路效率。,電路的時序設(shè)計,,,,,,為了提高電路的性能，時序設(shè)計最重要的是處理好各組合模塊的分級問題，使所有模塊的處理時間趨于一致；同時在設(shè)計中需要處理好與寄存器有關(guān)的時間關(guān)系。,寄存器（觸發(fā)器）的基本結(jié)構(gòu)和特點,,,,,,依靠反饋環(huán)形成的正反饋保持數(shù)據(jù)；正反饋的建立需要時間：建立時間；當(dāng)輸入到反饋環(huán)中的信號脈沖小于建立時間時，反饋環(huán)會進入亞穩(wěn)態(tài)或振蕩狀態(tài)。,鎖存器結(jié)構(gòu)與特點,,,,,,S-R鎖存器（latch）

13、,狀態(tài)的轉(zhuǎn)換需要時間！,鎖存器結(jié)構(gòu)與特點,,,,,,S-R鎖存器（latch）,狀態(tài)的轉(zhuǎn)換需要時間！,鎖存器結(jié)構(gòu)與特點,,,,,,S-R鎖存器（latch）,當(dāng)輸入信號的持續(xù)時間過短時，寄存器無法建立穩(wěn)定狀態(tài)，將會進入振蕩狀態(tài)（亞穩(wěn)態(tài)）！輸入信號必須脈沖寬度必須大于最小脈沖寬度。,鎖存器結(jié)構(gòu)與特點,,,,,,鐘控D鎖存器（latch）,通過時鐘控制信號控制輸入端，當(dāng)C=0時，信號不能輸入；C=1時，輸入總是具有確定的電平，可以擺脫亞穩(wěn)

14、態(tài)。,鎖存器結(jié)構(gòu)與特點,,,,,,鐘控D鎖存器（latch）,C從1轉(zhuǎn)為0可能導(dǎo)致輸入信號被切割，使電路進入亞穩(wěn)態(tài)。,鎖存器結(jié)構(gòu)與特點,,,,,,鐘控D鎖存器的傳輸結(jié)構(gòu),,無論導(dǎo)通還是截斷期間，只要不在建立時間內(nèi)變化，任何尖峰脈沖都不會導(dǎo)致亞穩(wěn)態(tài)。同樣存在建立時間問題！,鎖存器結(jié)構(gòu)與特點,,,,,,鎖存器的時鐘控制端容易受干擾，任何尖峰脈沖都可能導(dǎo)致亞穩(wěn)態(tài)；在電路設(shè)計中，通常希望避免鎖存器的出現(xiàn)。不允許進行將組合電路的輸出作為時鐘控

15、制的設(shè)計。,,觸發(fā)器結(jié)構(gòu)與特點,,,,,,D觸發(fā)器（flip-flop),,2個D鎖存器串接形成主從結(jié)構(gòu)，狀態(tài)互補；狀態(tài)只在時鐘邊沿變化，只傳遞觸發(fā)邊沿之前的輸入；只需考慮主鎖存器的建立時間問題；,關(guān)于建立時間和保持時間,,,,,,,建立時間： 在時鐘觸發(fā)沿之前信號不能變動的時間；保持時間： 在時鐘觸發(fā)沿之后信號不能變動的時間；,關(guān)于建立時間和保持時間,,,,,,,對于D觸發(fā)器端口的時鐘沿，只需要考慮建立時間問題；由于外

16、部時鐘信號需要通過長連線延遲才能到達觸發(fā)器端口，就會將內(nèi)部建立時間分割為建立時間和保持時間兩段。,關(guān)于建立時間和保持時間,,,,,,,建立時間+保持時間=內(nèi)部建立時間；注意：建立時間可能為負值。,時序電路的常用時間關(guān)系,,,,,,,tclk 時鐘周期；電路能夠具有的最短時鐘周期；tskew時鐘偏斜；各觸發(fā)器接收到觸發(fā)信號時刻的偏離程度；,時序電路的常用時間關(guān)系,,,,,,,tcq:觸發(fā)器傳輸時間；從外部時鐘觸發(fā)時刻到觸發(fā)器輸出狀態(tài)完

17、成改變所需要的時間；tcom:組合延遲時間；從組合邏輯輸入變化到產(chǎn)生穩(wěn)定輸出所需要的時間；tset:建立時間；外部時間觸發(fā)之前，觸發(fā)器輸入數(shù)據(jù)需要保持不變；thold:保持時間；外部時間觸發(fā)之后，觸發(fā)器輸入數(shù)據(jù)需要保持不變；,時序電路的常用時間關(guān)系,,,,,,,最小時鐘周期關(guān)系：,,建立時間容限：,,保持時間容限：,,數(shù)字集成電路的設(shè)計要求,,,,,,,電路的設(shè)計當(dāng)然要以完成電路的功能為基本要求，但是更重要的目標(biāo)是實現(xiàn)電路的