洗衣機控制器數(shù)字邏輯課程設(shè)計報告

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文檔簡介

1、　　數(shù)字邏輯課程設(shè)計報告　　題目洗衣機控制器 　　姓名 　　學(xué) 號 　　班號

2、 　　指導(dǎo)老師 　　成績 　　2014年6月　　目

3、錄　　1. 課程設(shè)計目的　　2. 開發(fā)工具選擇　　3. 設(shè)計方案 　　4．模塊描述　　5. VHDL實現(xiàn)<

4、;b>　　6. 調(diào)試仿真　　7. 課程設(shè)計回顧總結(jié) 　　參考文獻 　　附錄 　　1課程設(shè)計目的

5、　　設(shè)計一個洗衣機控制器，控制洗衣機的電機按照下圖要求運轉(zhuǎn)。　　用兩位數(shù)碼管預(yù)置洗滌時間(分鐘數(shù))，洗滌過程在送入預(yù)置時間后開始運轉(zhuǎn)，洗滌中按倒計時方式對洗滌過程作計時顯示，用LED表示電動機的正、反轉(zhuǎn)，如果定時時間到，則停機并發(fā)出音響信號。 　　2開發(fā)工具選擇<p&

6、gt;　　硬件描述語言　　洗衣機控制器的設(shè)計采用了功能強大的VHDL語言，它具有很強的行為能力描述，設(shè)計方法靈活，可以支持庫和模塊設(shè)計方法。 　　QuartusII軟件開發(fā)工具 　　本設(shè)計采用的軟件開發(fā)工具是美國的Altera公司的QuartusII，它支持多種設(shè)

7、計輸入方法，包括原理圖輸入、文本輸入。 　　EDA實驗開發(fā)系統(tǒng) 　　本設(shè)計采用的EDA實驗開發(fā)系統(tǒng)，主要用于提供可編程邏輯器件的下載電路及EDA實驗開發(fā)的外圍資源，供硬件驗證用。　　3設(shè)計方案　　總體思

8、路：　　洗衣機啟動后，將依次經(jīng)過正轉(zhuǎn)15s、暫停5秒、反轉(zhuǎn)15秒、暫停5秒四個步驟（狀態(tài)）。在實例中，假設(shè)定時時間為40秒，故經(jīng)過這四個狀態(tài)后時間到，停止。　　具體實現(xiàn)：　　此設(shè)計問題可分為洗滌預(yù)置時間編碼寄存電路模塊、十進制減法計數(shù)器模塊、時序電路模塊、

9、譯碼驅(qū)動模塊四大部分。 　　設(shè)置預(yù)置信號LD，LD有效后，可以對洗滌時間計數(shù)器進行預(yù)置數(shù)，用數(shù)據(jù)開關(guān)K1-K10分別代表數(shù)字1，2，…，9，0，用編碼器對數(shù)據(jù)開關(guān)K1-K10的電平信號進行編碼，編碼器真值表如下表所示，編碼后的數(shù)據(jù)寄存。 　　設(shè)置洗滌開始信號start，start有效，則洗滌時間計數(shù)器進行倒計數(shù)，并用數(shù)碼管顯示,同時啟動時序電路工作。 &

10、lt;/p>　　時序電路中含有15s定時信號，5s定時信號，設(shè)為A、B，A、B為“0”表示定時時間未到，為“1”表示定時時間到。 　　設(shè)置電動機正轉(zhuǎn)信號run、反轉(zhuǎn)信號rev、暫停信號Pause，由時序電路的輸出Q2Q1經(jīng)譯碼驅(qū)動模塊，可使顯示信號正確反映電路的工作狀態(tài)。　　直到洗滌計時時間到，時序電路異步復(fù)位。</p&

11、gt;　　流程圖如下：　　4模塊描述　　模塊一：預(yù)設(shè)時間和編碼電路（yuzhitime）　　接受用戶通過按鈕預(yù)置的時間信息，編碼成八位之后轉(zhuǎn)給減法計數(shù)器。　　模塊二：減法計數(shù)

12、器電路（counter）　　接收編碼之后的預(yù)置時間信息，向電機運轉(zhuǎn)控制電路傳遞運行信號，并將預(yù)置時間信息和剩余時間信息發(fā)給數(shù)碼管顯示電路進行實時顯示。　　模塊三：數(shù)碼管顯示電路（showtime）　　接收減法計數(shù)器電路傳來的時間信息，進行實時譯碼顯示　　模塊四：電機運轉(zhuǎn)時

13、序控制電路（shixu）　　接收運行起止信號，安排電機運行狀態(tài)并編碼輸出。　　模塊五：譯碼器（move）　　接收電機運行狀態(tài)信號，譯碼后實時控制電機的正傳、反轉(zhuǎn)和暫停。　　5 VHDL實現(xiàn)

14、模塊一：預(yù)設(shè)時間和編碼電路（yuzhitime）　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity yuzhitime is

15、　　port(load,clk:in std_logic;　　time_input:in std_logic_vector(3 downto 0);　　time_set:out std_logic_vector(7 downto 0));　　end yuzhitime;&

16、lt;p>　　architecture yuzhitime of yuzhitime is　　signal p1:std_logic_vector(7 downto 0);　　begin　　process(time_input)is begin&

17、lt;p>　　case time_input is　　when "0000"=>p1<="00000000";　　when "0001"=>p1<="00000001";　　when "0010

18、"=>p1<="00000010";　　when "0011"=>p1<="00000011";　　when "0100"=>p1<="00000100";　　when

19、 "0101"=>p1<="00000101";　　when "0110"=>p1<="00000110";　　when "0111"=>p1<="00000111";<

20、p>　　when "1000"=>p1<="00001000";　　when "1001"=>p1<="00001001";　　when "1010"=>p1<="00001010";</

21、p>　　when others=>p1<="00000000";　　end case;　　end process;　　time_set<=p1;　　end yuzhit

22、ime;　　其中，time_input為通過開發(fā)板上按鈕輸入的信號，load為輸入確認(rèn)信號。本模塊將輸入的四位時間信息編碼輸出到減法計數(shù)器電路。　　模塊二：減法計數(shù)器電路（counter）　　library ieee;　　use ieee.std_logic_1164.a

23、ll;　　use ieee.std_logic_unsigned.all;　　entity counter is　　port　　(　　clk,start:

24、in std_logic;　　time_set:in std_logic_vector(7 downto 0);　　time_remain:buffer std_logic_vector(7 downto 0); 　　time_over:buffer std_logic&

25、lt;b>　　);　　end counter;　　architecture counter of counter is　　begin 　　process(clk)

26、variable time_second:integer range 0 to 59:=59;　　begin　　if(clk'event and clk='1') 　　then <p&

27、gt;　　if(start='0')　　then　　if(time_remain(7 downto 0)=0)　　then　　time_remain<=time_set;&l

28、t;/p>　　else 　　time_remain(7 downto 4)<=time_remain(3 downto 0);　　time_remain(3 downto 0)<=time_set(3 downto 0);<b&g

29、t;　　end if;　　time_second:=59;　　time_over<='1';　　else 　　if(time_over='1')<

30、p>　　then 　　if(time_second=0 and time_remain(7 downto 0)=0)　　then 　　time_over<='0';&l

31、t;b>　　else 　　if(time_second=0)　　then 　　if (time_remain(3 downto 0)=0)　　then

32、　　time_remain(7 downto 4)<=time_remain(7 downto 4)-1;　　time_remain(3 downto 0)<="1001";　　time_second:=59; 　　else</b&g

33、t;　　time_remain(7 downto 4)<=time_remain(7 downto 4);　　time_remain(3 downto 0)<=time_remain(3 downto 0)-1;　　time_second:=59; <b

34、>　　end if;　　else　　time_second:=time_second-1;　　end if; 　　end if;&l

35、t;/p>　　end if;　　end if; 　　end if;　　end process;　　end counter;&

36、lt;p>　　本模塊中clk為系統(tǒng)時序脈沖信號，start為系統(tǒng)開始運行的信號，time_set為從預(yù)置時間模塊接收到的時間編碼信號，time_remain為輸出到數(shù)碼管顯示電路的時間信號，time_is_up為系統(tǒng)運行結(jié)束信號。　　在系統(tǒng)運行的開始時期，用戶第一次輸入的預(yù)置時間會被賦給個位，第二次輸入的時間會被賦給十位，可以進行多次輸入，以前的會被覆蓋。<p

37、>　　模塊三：數(shù)碼管顯示電路（showtime）　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity showtime is

38、　　port　　(　　time_remain:in std_logic_vector(7 downto 0);　　clk:in std_logic;　　minute,seco

39、nd:out std_logic;　　a,b,c,d,e,f,g: out std_logic　　);　　end showtime;　　architecture showtime of showtime is&

40、lt;p>　　signal temp:std_logic_vector(6 downto 0);　　signal bcd:std_logic_vector(3 downto 0);　　signal choose:std_logic;　　begin

41、　　process(clk)　　begin　　if(clk'event and clk='1')　　then 　　choose<=not choo

42、se;　　if(choose='1')　　then 　　minute<='0';second<='1';　　bcd<=time_remain(7 downto 4);&

43、lt;/p>　　else 　　minute<='1';second<='0';　　bcd<=time_remain(3 downto 0);　　end if;&

44、lt;/p>　　end if;　　end process;　　process(bcd)　　begin　　case bcd is

45、　　when "0000"=>temp<="1111110" ;　　when "0001"=>temp<="0110000" ;　　when "0010"=>temp<="1101101&qu

46、ot; ;　　when "0011"=>temp<="1111001" ;　　when "0100"=>temp<="0110011" ;　　when "0101"=>

47、;temp<="1011011" ;　　when "0110"=>temp<="1011111" ;　　when "0111"=>temp<="1110000" ;　　wh

48、en "1000"=>temp<="1111111" ;　　when "1001"=>temp<="1111011" ;　　when others=>temp<="1111011" ;

49、;　　end case;　　a<=temp(6);b<=temp(5);c<=temp(4);d<=temp(3);e<=temp(2);f<=temp(1);g<=temp(0);　　end process;

50、　end showtime;　　接收減法計數(shù)器電路傳來的時間信息，進行實時譯碼顯示，由于我們的實際是可以進行兩位的時間顯示的，所以開始的時候是用的兩個數(shù)碼管，后來見到硬件芯片上是只有一個，又修改成了一個，但為了進行兩位的顯示，我們就設(shè)計了兩個小燈，每個小燈分別代表十位和個位，當(dāng)某個小燈被點亮?xí)r代表當(dāng)前顯示的是對應(yīng)位的數(shù)值，每個一秒轉(zhuǎn)換一次，這樣就可以實現(xiàn)兩位的顯示了。&l

51、t;p>　　模塊四：電機運轉(zhuǎn)時序控制電路（shixu）　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity shixu is

52、　　port　　(　　clk,start,time_over:in std_logic; 　　q1,q2:out std_logic　　);</b&g

53、t;　　end shixu;　　architecture shixu of shixu is　　begin 　　process(clk)　　variable state:std_logic;

54、 　　variable wash_time:integer :=0;　　variable wait_time:integer :=0;　　begin 　　if(clk'event and clk='1')<

55、;/p>　　then　　if(start='0')　　then　　wash_time:=0;　　wait_time:=0;<

56、;p>　　state:='0';　　q1<='0';q2<='0';　　else　　if(time_over='1')　　then&l

57、t;/b>　　if(wash_time=20)　　then　　if(wait_time=9)　　then　　wash_time:=0;</p&

58、gt;　　state:=not state;　　else 　　wait_time:=wait_time+1;　　end if;　　else

59、;　　wash_time:=wash_time+1;　　wait_time:=0;　　end if;　　end if;　　if(wash_time=20)

60、　　then 　　q1<='0';q2<='0';　　else 　　if(state='0')

61、　　then 　　q1<='1';q2<='0';　　else 　　q1<='0';q2<='1';<

62、b>　　end if;　　end if;　　end if;　　end if;　　end process;&l

63、t;p>　　end shixu;　　通過時鐘的輸入進行計算當(dāng)前系統(tǒng)應(yīng)該處的狀態(tài)，并進行編碼輸出電機的運轉(zhuǎn)狀態(tài)。由于在顯示以及輸入的時候只有分鐘，故需要內(nèi)設(shè)一個秒的計時變量。　　模塊五：譯碼器（move）　　library ieee;　　use ieee.std_lo

64、gic_1164.all;　　entity move is　　port(　　q1,q2: in std_logic;　　REV,RUN,PAUSE: buffer std_logic<b

65、>　　);　　end move;　　architecture move of move is　　begin　　REV<=q2;RUN<=q1;PAUSE<

66、;=not(q1 OR q2);　　end move;　　分析輸入的電機轉(zhuǎn)動編碼信號，即為思路中的Q1何Q2，安排電機運行狀態(tài)并進行輸出。　　主程序（wash）　　用來將各個模塊進行組合，從而實現(xiàn)

67、一個可以運行的系統(tǒng)。程序代碼如下所示：　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　use work.all;

68、entity wash is　　port　　(　　load:in std_logic;　　time_input:in std_logic_vector(3 downto 0);

69、　　clk:in std_logic;　　start:in std_logic;　　time_set:buffer std_logic_vector(7 downto 0);　　time_over:buffer std_logic;　　REV,RU

70、N,PAUSE: buffer std_logic;　　a,b,c,d,e,f,g: buffer std_logic;　　minute,second:buffer std_logic　　);　　end wash;&

71、lt;/b>　　architecture wash of wash is　　component yuzhitime 　　port　　(　　load:

72、in std_logic;　　time_input:in std_logic_vector(3 downto 0); 　　time_set:out std_logic_vector(7 downto 0)　　);　　end compo

73、nent;　　component counter　　port　　(　　clk,start:in std_logic;　　time_set:in std_l

74、ogic_vector(7 downto 0);　　time_remain:buffer std_logic_vector(7 downto 0); 　　time_over:buffer std_logic　　);　　end comp

75、onent;　　component showtime　　port　　(　　time_remain:in std_logic_vector(7 downto 0);<p

76、>　　clk:in std_logic;　　minute,second:out std_logic;　　a,b,c,d,e,f,g: out std_logic　　);　　end component;&l

77、t;p>　　component shixu　　port　　(　　clk,start,time_over:in std_logic; 　　q1,q2:out std_logic</p&g

78、t;　　);　　end component;　　component move　　port　　(

79、　　q1,q2: in std_logic;　　REV,RUN,PAUSE: buffer std_logic　　);　　end component;　　signal time_remain:std_logic_vector(7 do

80、wnto 0);　　signal q1,q2:std_logic;　　begin　　yuzhitime1:yuzhitime port map (load,time_input,time_set);　　counter1:counter

81、 port map (clk,start,time_set,time_remain,time_over);　　showtime1:showtime port map (time_remain,clk,minute,second,a,b,c,d,e,f,g);　　shixu1: shixu port map (clk,start,time_over,q1,

82、q2);　　move1:move port map (q1,q2,REV,RUN,PAUSE);　　end wash;　　6調(diào)試仿真　　1 yuzhitime <p&

83、gt;　　2 counter 　　3 showtime 　　4 shixu　　5 move　　7洗衣機控制器級聯(lián)圖及仿真　　8課程設(shè)計回

84、顧總結(jié)　　關(guān)于這個洗衣機控制器，就是用模塊化層次化的設(shè)計方法進行系統(tǒng)層的設(shè)計，這樣分解下來，設(shè)計會更容易點，思路也比較簡單。洗衣機控制器主要就只有三個狀態(tài)，要實現(xiàn)幾種狀態(tài)的多次循環(huán)的改變，其他的還有計時和數(shù)碼顯示的功能，所以電路可以設(shè)計為大致五大部分：yuzhitime，counter，shixu，move，和showtime。通過每個模塊的設(shè)計最后組裝即可完成系統(tǒng)級的設(shè)計。

85、在設(shè)計的時候，如果特別要注意各個模塊之間接口的設(shè)計，要是接口不對，模塊之間就沒法實現(xiàn)組裝。　　通過這次設(shè)計，對于VHDL的設(shè)計方法大致有了一些技巧性的了解，位以后的硬件設(shè)計打下了基礎(chǔ)，對FPGA的編程、定時器和計數(shù)器的設(shè)計都熟悉起來，加深了對時序組合電路的印象。　　通過在網(wǎng)上進行各種資料的查詢，也發(fā)現(xiàn)了其實FPGA的設(shè)計具有較好的前景，其功能的強大和設(shè)計

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