eda畢業(yè)論文--dds信號(hào)源的設(shè)計(jì)

1、<p><b>　　目 錄</b></p><p>　　封 面……………………………………………1</p><p>　　目 錄……………………………………………2</p><p>　　摘 要……………………………………………3</p><p>　　第一章：操作步驟………………………………4</p

2、><p>　　第二章：設(shè)計(jì)框圖………………………………5</p><p>　　第三章：各功能的模塊程序編譯………………9</p><p>　　第四章：列出仿真波形…………………………15</p><p>　　小 結(jié)……………………………………………16</p><p>　　致 謝……………………………………………17&

3、lt;/p><p>　　參考文獻(xiàn)…………………………………………17</p><p><b>　　摘要</b></p><p>　　DDS是一種以全數(shù)字從相位概念出發(fā)直接合成所需波形的一種頻率合成技術(shù)。目前使用最廣泛的方式是利用高速存儲(chǔ)器作查找表，然后通過(guò)高速DAC輸出已經(jīng)用數(shù)字形式存入的正弦波。包含ds_fen,dds_rom，dds_sins三

4、個(gè)模塊。廣泛應(yīng)用于通信，雷達(dá)，測(cè)控，電子對(duì)抗以及現(xiàn)代化儀器儀表等領(lǐng)域，是一種為電子測(cè)量工作提供符合嚴(yán)格技術(shù)要求的電信號(hào)設(shè)備，和示波器、電壓表、頻率計(jì)等儀器一樣是最普遍、最基本也是應(yīng)用最廣泛的的電子儀器之一，幾乎所有電參量的測(cè)量都要用到信號(hào)發(fā)生器。綜上所述，不論是在生產(chǎn)還是在科研與教學(xué)上，信號(hào)發(fā)生器都是電子工程師信號(hào)仿真試驗(yàn)的最佳工具。隨著現(xiàn)代電子技術(shù)的飛速發(fā)展，現(xiàn)代電子測(cè)量工作對(duì)信號(hào)發(fā)生器的性能提出了更高的要求，不僅要求能產(chǎn)生正弦信號(hào)源

5、、脈沖信號(hào)源，還能根據(jù)需要產(chǎn)生函數(shù)信號(hào)源和高頻信號(hào)源。</p><p><b>　　操作步驟</b></p><p>　　編寫DDS--fen、DDS--sin、DDS--rom三個(gè)模塊的VHDL源代碼。見附錄。</p><p>　　代碼編譯無(wú)誤后打包保存好。</p><p>　　做DDS信號(hào)源的頂層文件?！　　　　　　?/p>

6、　　</p><p><b>　　dds_fen模塊</b></p><p>　　根據(jù)需要生成的信號(hào)頻率值，產(chǎn)生對(duì)應(yīng)的時(shí)鐘信號(hào)，是DDS設(shè)計(jì)的核心部分。</p><p><b>　　clk為系統(tǒng)時(shí)鐘；</b></p><p><b>　　clr為清零信號(hào)；</b></p&

7、gt;<p>　　datain為所需頻率值。</p><p>　　該模塊根據(jù)datain提供的頻率值，產(chǎn)生對(duì)應(yīng)的后續(xù)模塊的時(shí)鐘信號(hào)。在后續(xù)正弦波產(chǎn)生模塊中需要提供的時(shí)鐘信號(hào)為所需頻率值的64倍，通過(guò)相位累加即可得所需頻率。</p><p><b>　　第二章 設(shè)計(jì)框圖</b></p><p>　?。?）dds_fen元件：<

8、;/p><p>　　dds_sin模塊實(shí)現(xiàn)正弦波地址數(shù)據(jù)輸出</p><p>　　dds_sin元件：</p><p>　?。ǎ常ヾds_rom元件：　　　　　　　　　　　　　　　　　　　　　</p><p>　　（４）　根據(jù)三個(gè)模塊以及輸入輸出器件做成DDS信號(hào)源頂層文件，如下圖</p><p>　　DDS信號(hào)源頂層文件

9、圖</p><p>　　DDS信號(hào)源外部接口</p><p><b>　　端口說(shuō)明</b></p><p><b>　　clk:系統(tǒng)時(shí)鐘</b></p><p><b>　　clr:清零信號(hào)</b></p><p>　　datain[19..0]：設(shè)定頻

10、率值</p><p>　　dataout[7..0]：頻率輸出</p><p>　　4、鎖引腳，如下所示</p><p><b>　　clk：N2</b></p><p><b>　　clr：N25</b></p><p>　　datain：N26、P25、AE14、AF14

11、、AD13、AC13、C13、 B13、A13、N1、P1、P2、T7、U3、U4、V1、V2 </p><p>　　dataout：D25、J22、E26、E25、F24、F23、J21、J20</p><p>　　上圖為時(shí)鐘引腳和開關(guān)引腳</p><p><b>　　下圖為擴(kuò)展端口引腳</b></p><p>　

12、　5、完成頂層文件設(shè)計(jì)，鎖好引腳并編譯通過(guò)后，保存文件，連接DE2開發(fā)板。在全程編譯通過(guò)的后下載到DE2，擴(kuò)展端口GPIO_0[7]~ GPIO_0[0]外接D/A變換后在電腦上觀察波形。</p><p>　　第三章 模塊程序編譯</p><p>　　DDS--fen模塊的VHDL源代碼</p><p>　　LIBRARY IEEE;</p><

13、;p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　USE IEEE.STD_LOGIC_ARITH.ALL;</p><p>　　ENTITY dds_fen IS</p><p>　　GENERIC(WIDTH:

14、INTEGER:=20;</p><p>　　clk_k:INTEGER:=10000000);</p><p>　　PORT(clk,clr:IN STD_LOGIC;</p><p>　　datain:IN STD_LOGIC_VECTOR(WIDTH-1 DOWNTO 0);</p><p>　　clk_out:OUT STD_LOGI

15、C);</p><p><b>　　END;</b></p><p>　　ARCHITECTURE one OF dds_fen IS</p><p>　　SIGNAL q:INTEGER RANGE 0 TO clk_k;</p><p>　　SIGNAL data_c:STD_LOGIC_VECTOR((WID

16、TH-1+6) DOWNTO 0);</p><p>　　SIGNAL clk_out_c:STD_LOGIC;</p><p><b>　　BEGIN</b></p><p>　　data_c<=datain&”000000”;</p><p>　　PROCESS(clk,clr,datain)</

17、p><p><b>　　BEGIN</b></p><p>　　IF clr=’1’THEN q<=0;</p><p>　　ELSIF clk’EVENT AND clk=’1’THEN</p><p>　　IF q<clk_k-CONV_INTEGER(data_c)THEN</p><p

18、>　　q<=q+CONV_INTEGER(data_c);</p><p>　　clk_out_c<=’0’;</p><p><b>　　ELSE</b></p><p><b>　　q<=0;</b></p><p>　　clk_out_c<=’1’;</p&

19、gt;<p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p>　　clk-out<=clk_out_c;</p><p><b>　　END;</b><

20、;/p><p>　　DDS--sin模塊的VHDL源代碼</p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　USE IEEE.STD_LOG

21、IC_ARITH.ALL;</p><p>　　ENTITY dds_sin IS</p><p>　　GENERIC(WIDTH:INTEGER:=6;</p><p>　　depth:INTEGER:=64);</p><p>　　PORT(clk,clr:IN STD_LOGIC;</p><p>　　q:OUT

22、 STD_LOGIC_VECTOR(WIDTH-1 DOWNTO 0));</p><p><b>　　END;</b></p><p>　　ARCHITECTURE one OF dds_sin IS</p><p>　　SIGNAL q1:INTEGER RANGE 0 TO (depth-1);</p><p&g

23、t;<b>　　BEGIN</b></p><p>　　PROCESS(clk,clr)</p><p><b>　　BEGIN</b></p><p>　　IF clr=’1’THEN q1<=0;</p><p>　　ELSIF clk’EVENT AND clk=’1’THEN</

24、p><p>　　IF q1<(depth-1) THEN</p><p><b>　　q1<=q1+1;</b></p><p><b>　　ELSE</b></p><p><b>　　q1<=0;</b></p><p><b&g

25、t;　　END IF;</b></p><p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p>　　q<=CONV_STD_LOGIC_VECTOR(q1,WIDTH);</p><p><b>　　END</b></p>

26、;<p>　　DDS--rom模塊的VHDL源代碼</p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　USE IEEE.STD_LOGIC_ARI

27、TH.ALL;</p><p>　　ENTITY dds_rom IS</p><p>　　GENERIC(addr:INTEGER:=6;</p><p>　　width:INTEGER:=8);</p><p>　　PORT( clk:IN STD_LOGIC;</p><p>　　address:IN STD

28、_LOGIC_VECTOR(addr-1 DOWNTO 0);</p><p>　　dataout:OUT STD_LOGIC_VECTOR(WIDTH-1 DOWNTO 0));</p><p><b>　　END;</b></p><p>　　ARCHITECTURE one OF dds_rom IS</p><p&g

29、t;　　SIGNAL q:INTEGER RANGE 0 TO 63;</p><p>　　SIGNAL d:INTEGER RANGE 0 TO 255;</p><p><b>　　BEGIN</b></p><p>　　q<=CONV_INTEGER(address);</p><p>　　PROCESS

30、(clk)</p><p><b>　　BEGIN</b></p><p><b>　　CASE q IS</b></p><p>　　WHEN 00=>d<=255; WHEN 01=>d<=254; WHEN 02=>d<=252; WHEN 03=>d<=249;<

31、;/p><p>　　WHEN 04=>d<=245; WHEN 05=>d<=239; WHEN 06=>d<=233; WHEN 07=>d<=225;</p><p>　　WHEN 08=>d<=217; WHEN 09=>d<=207; WHEN 10=>d<=197; WHEN 11=>d<

32、=186;</p><p>　　WHEN 12=>d<=174; WHEN 13=>d<=162; WHEN 14=>d<=150; WHEN 15=>d<=137;</p><p>　　WHEN 16=>d<=124; WHEN 17=>d<=112; WHEN 18=>d<=99; WHEN 19=&

33、gt;d<=87;</p><p>　　WHEN 20=>d<=75; WHEN 21=>d<=64; WHEN 22=>d<=53; WHEN 23=>d<=43;</p><p>　　WHEN 24=>d<=34; WHEN 25=>d<=26; WHEN 26=>d<=19; WHE

34、N 27=>d<=13;</p><p>　　WHEN 28=>d<=8; WHEN 29=>d<=4; WHEN 30=>d<=1; WHEN 31=>d<=0;</p><p>　　WHEN 32=>d<=0; WHEN 33=>d<=1; WHEN 34=>d<=4;

35、 WHEN 35=>d<=8;</p><p>　　WHEN 36=>d<=13; WHEN 37=>d<=19; WHEN 38=>d<=26; WHEN 39=>d<=34;</p><p>　　WHEN 40=>d<=43; WHEN 41=>d<=53; WHEN 42=>d<

36、;=64; WHEN 43=>d<=75;</p><p>　　WHEN 44=>d<=87; WHEN 45=>d<=99; WHEN 46=>d<=112; WHEN 47=>d<=124;</p><p>　　WHEN 48=>d<=137; WHEN 49=>d<=150; WHEN 50=&

37、gt;d<=162; WHEN 51=>d<=174;</p><p>　　WHEN 52=>d<=186; WHEN 53=>d<=197; WHEN 54=>d<=207; WHEN 55=>d<=217;</p><p>　　WHEN 56=>d<=225; WHEN 57=>d<=233; W

38、HEN 58=>d<=239; WHEN 59=>d<=245;</p><p>　　WHEN 60=>d<=249; WHEN 61=>d<=252; WHEN 62=>d<=254; WHEN 63=>d<=255;</p><p>　　WHEN OTHERS=>NULL;</p><p&

39、gt;<b>　　END CASE;</b></p><p>　　END PROCESS;</p><p>　　dataout<=CONV_STD_LOGIC_VECTOR(d,WIDTH);</p><p><b>　　END;</b></p><p><b>　　第四章 仿真波

40、形</b></p><p>　　得到輸出信號(hào)波形如下圖所示：</p><p>　　通過(guò)DE2開發(fā)板上的按鍵來(lái)改變頻率，獲得不同信號(hào)的波形</p><p><b>　　小 結(jié)</b></p><p>　　頻率源是電子系統(tǒng)的核心,現(xiàn)代雷達(dá)系統(tǒng)、現(xiàn)代通信系統(tǒng)和電子對(duì)抗系統(tǒng)對(duì)頻率源提出越來(lái)越高的要求,因此世界各國(guó)都

41、十分重視頻率合成技術(shù)的研究。直接數(shù)字頻率合成是繼直接模擬頻率合成技術(shù)和鎖相環(huán)式頻率合成技術(shù)之后的第三代頻率合成技術(shù),具有頻率分辨率高、頻率切換速度快、相位噪聲低、頻率穩(wěn)定度高和全數(shù)字化等優(yōu)點(diǎn)。本次實(shí)驗(yàn)操作在理論研究的基礎(chǔ)上進(jìn)行了DDS信號(hào)源的設(shè)計(jì)和實(shí)現(xiàn)。 通過(guò)此次的課題，掌握了制作波形技術(shù)的的原理及設(shè)計(jì)要領(lǐng)，學(xué)習(xí)并掌握了可編程邏輯電路的設(shè)計(jì)，掌握了DE2的安裝應(yīng)用，受益匪淺，為我今后的學(xué)習(xí)和工作奠下了堅(jiān)實(shí)的基礎(chǔ)。</p>

42、<p><b>　　致謝</b></p><p>　　本門課程結(jié)束之際，特別感謝**老師的細(xì)心教導(dǎo)，讓我對(duì)電子設(shè)計(jì)自動(dòng)化有了一個(gè)初步的了解。另外，感謝同學(xué)們?cè)趯W(xué)習(xí)時(shí)給與我的指導(dǎo)和幫助。</p><p><b>　　參考文獻(xiàn)</b></p><p>　　EDA技術(shù)與實(shí)踐教程 宋烈武 電子工業(yè)出版