EOS芯片的設(shè)計及FPGA驗證.pdf

1、山東大學(xué)碩士學(xué)位論文EOS芯片的設(shè)計及FPGA驗證姓名：孔慶濤申請學(xué)位級別：碩士專業(yè)：通信與信息系統(tǒng)指導(dǎo)教師：李惠軍20080410山東大學(xué)碩士學(xué)位論文摘近年來，隨著Internet技術(shù)的發(fā)展和寬帶接入網(wǎng)建設(shè)的深入，數(shù)據(jù)業(yè)務(wù)流量飛速增長，已經(jīng)成為電信市場的主體之一。然而，純粹的m網(wǎng)絡(luò)還達不到公用傳輸網(wǎng)的可靠性要求且其建設(shè)耗資巨大。EOS(EthemetOVel“SDH)技術(shù)的出現(xiàn)，實現(xiàn)了數(shù)據(jù)業(yè)務(wù)在SDH網(wǎng)絡(luò)中的高效傳輸，最大程度地利用了

2、現(xiàn)有的網(wǎng)絡(luò)資源。本文提出了一種切實可行的、經(jīng)濟有效的高集成度EOS芯片的解決方案并對其進行了FPGA驗證。首先，分析了EOS芯片涉及的關(guān)鍵技術(shù)，并在此基礎(chǔ)上提出了EOS芯片的總體設(shè)計方案，完成了功能定義和模塊劃分。然后，詳細(xì)闡述了EOS芯片中100Mb／s以太網(wǎng)業(yè)務(wù)映射／解映射部分和1000Mb／s以太網(wǎng)業(yè)務(wù)映射／解映射部分的設(shè)計及時序仿真。最后，介紹了EOS芯片的FPGA實現(xiàn)與板級調(diào)試并給出了測試結(jié)果。測試結(jié)果表明該EOS芯片實現(xiàn)了以

3、太網(wǎng)數(shù)據(jù)業(yè)務(wù)與傳統(tǒng)PDH業(yè)務(wù)到SDH傳輸網(wǎng)的映射／解映射功能，同時具備性能監(jiān)視能力。本文采用自頂向下(Top—Down)的設(shè)計方法，通過RTL級Verilog硬件描述語言編程完成芯片的設(shè)計。在XilinxISE91i集成開發(fā)環(huán)境中完成設(shè)計的輸入、功能仿真、邏輯綜合、靜態(tài)時序分析、動態(tài)時序驗證以及FPGA下載配置。采用MentorGraphics公司的Modelsim進行功能仿真和時序仿真，采用Synplicity公司的SynplifyP

4、ro81完成設(shè)計的邏輯綜合與靜態(tài)時序分析。綜合考慮設(shè)計規(guī)模和各廠家FPGA器件的性能與價格，選用Xilinx公司Spartan3E系列的XC3S500E4FG320C器件完成了該EOS芯片的FPGA實現(xiàn)。將物理實現(xiàn)生成的下載文件寫入到FPGA的E2PROM之后，采用XilinxSpartan3EStarterKit開發(fā)板環(huán)境對芯片進行板級調(diào)試，進而測試該EOS芯片的性能。本文的主要貢獻在于給出了一種功能完備的EOS芯片的詳細(xì)設(shè)計方案，解