基于效率最大化的SOC測試程序優(yōu)化.pdf

1、集成電路發(fā)展到今天的SOC時代,各個公司之間產品的競爭很大程度上取決于成本的競爭,。而如何有效及時地開發(fā)出具有高良率和高測試效率的測試程序逐漸成為測試業(yè)界最關心的問題。
　　芯片的制造成本,主要在三個方面,晶圓,封裝,測試。其中,測試的成本,一般是根據機臺的利用時間來計算。所以對于相對而言是靈活性最大,最容易即時顯現效果的地方。測試時間減少,也就意味著整體的測試成本的降低。
　　本文將討論一種針對SOC芯片的低成本測試時間減

2、少解決方案,該方案只是在原有的測試平臺(V93K)基礎上,改良測試方法和提升測試效率,就可以在保證測試精度和穩(wěn)定性的前提下實現對芯片要求的所有工程/量產測試需求。其最大的優(yōu)點是大大降低ATE本身的時間成本,提高的芯片的產出,及時占領市場。
　　測試時間的有效降低的方法,包括了測試頻率的調整,測試方法的等效轉換,測試硬件的微調,以及測試程序的優(yōu)化和后期測試數據的分析,在保證測試穩(wěn)定不受影響的前提下,針對性的選擇適當的方法,使測試程序