Vortex—可編程核設計.pdf

1、ASIC設計在近10年取得了飛速發(fā)展.但近來,可能是由于ASIC設計對于大多數(shù)應用開發(fā)來說還是很昂貴,這一業(yè)務開始呈現(xiàn)下滑的跡象.巨額的掩膜費用,昂貴的工具花費和開發(fā)成本,估計也只有較大產量的設計能夠承受全定制ASIC或標準單元設計的解決方案.對于中小產量的設計,我們先前常采用基于FPGA的實現(xiàn).盡管FPGA存在單位成本高、性能有限、集成度低、以及功耗大等諸多不足,但與傳統(tǒng)ASIC設計相比,基于FPGA的設計可以降低開發(fā)成本.由于FPG

2、A與傳統(tǒng)ASIC之間的差距,一種全新的結構化ASIC應運而生.結構化ASIC不僅具有與標準單元設計相近的性能和集成度,在設計周期,開發(fā)成本方面也可與FPGA相比.結構化ASIC使用底層掩膜層實現(xiàn)一些公用模塊,如邏輯單元、I/O、存儲器、電源布線、時鐘網(wǎng)絡,甚至IP核.定制邏輯只在不多的掩膜層上進行,常用的是上層金屬或高層過孔.這樣,每一設計只需定制較少的掩膜層即可完成.此次項目設計的是一個置入視頻處理器內部的結構化ASIC核,名為Vor

3、tex.它具有與FPGA相似的內在結構:宏單元、可編程I/O、RAM列和可編程布線通道,不同的是它不是現(xiàn)場可編程.Vortex核只利用via4作為可編程掩膜層來定制金屬4和金屬5上的分段式布線的連接.在核內,擬計劃有49 K的可用門和28列RAM模塊.目前,夾在兩個背靠背的宏單元(Macrocell)列之間的RAM列容量僅為1k(1024)bits.這樣,Vortex核內共有28列cell-RAM-cell模塊.宏單元邏輯和RAM列由底