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1、隨著集成電路制造技術(shù)的快速發(fā)展,系統(tǒng)芯片(SOC)逐漸成為現(xiàn)實(shí)。SOC將一個(gè)完整的系統(tǒng)集成在單個(gè)芯片上,從而縮小了系統(tǒng)的體積;SOC采用基于IP核的設(shè)計(jì)方法,從而縮短了設(shè)計(jì)周期,降低了芯片成本。但是IP核測(cè)試復(fù)用以及芯片級(jí)測(cè)試遇到了新的挑戰(zhàn),SOC的測(cè)試結(jié)構(gòu)研究也成為業(yè)界的焦點(diǎn)。
SOC測(cè)試結(jié)構(gòu)設(shè)計(jì)的關(guān)鍵是測(cè)試環(huán)(Wrapper),它不僅實(shí)現(xiàn)核與核之間的測(cè)試隔離,而且還為核提供測(cè)試數(shù)據(jù)的傳送通道。本文結(jié)合IEEE P1500測(cè)
2、試環(huán)和TestShell測(cè)試環(huán)結(jié)構(gòu),改進(jìn)并實(shí)現(xiàn)了一種可行的測(cè)試環(huán)實(shí)現(xiàn)方案。其中,測(cè)試環(huán)結(jié)構(gòu)采用TestRail測(cè)試訪問機(jī)制(TAM),節(jié)省硬件面積開銷;測(cè)試環(huán)單元采用本文提出的一種改進(jìn)型測(cè)試環(huán)單元結(jié)構(gòu)。設(shè)計(jì)了一種芯片級(jí)測(cè)試控制器,利用JTAG的測(cè)試控制器輸出測(cè)試環(huán)所需的控制信號(hào),實(shí)現(xiàn)SOC內(nèi)部多核串行或并行測(cè)試。針對(duì)測(cè)試結(jié)構(gòu)規(guī)劃,本文對(duì)Wrapper以及TAM進(jìn)行了優(yōu)化設(shè)計(jì)。采用最先擬合遞減(FFD)算法實(shí)現(xiàn)Wrapper優(yōu)化,利用模擬
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