基于雙口RAM的改進型BIST設計與研究.pdf_第1頁
已閱讀1頁，還剩70頁未讀， 繼續(xù)免費閱讀

下載本文檔

版權說明：本文檔由用戶提供并上傳，收益歸屬內容提供方，若內容存在侵權，請進行舉報或認領

文檔簡介

1、半導體技術的飛速發(fā)展使芯片的集成度按摩爾定律持續(xù)提高，如今可以在單個芯片上集成幾億個晶體管。這就使得集成電路的測試變的越來越復雜，也越來越棘手。常用的可測性設計技術有專項設計、掃描設計、邊界掃描設計和內建自測試設計(BIST)。本文的主要工作是對視頻疊加芯片VAD-SOC的嵌入式雙口RAM進行可測性設計。 為了減少測試生成的代價和降低測試施加的成本，本文采用BIST技術。測試一般基于一定的故障模型，所以本文首先詳細分析了存儲器件

2、的物理結構及其可能的失效機理并確定了針對雙口RAM的故障模型，接下來分析了相關測試算法，采用一種改進的MarchC+測試算法，通過從兩個端口同時施加測試來檢測故障和節(jié)省時間，并把它擴展成字定位的算法來對一個容量為1K×32位的雙口RAM施加測試。 在實際應用中，SRAM測試不僅考慮SRAM本身的測試，還有BIST邏輯和周圍邏輯電路的測試。本文通過一個包括BIST控制器和SRAM測試環(huán)路的測試結構來實現這種功能，相對于典型的單口R

溫馨提示

  • 1. 本站所有資源如無特殊說明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請聯系上傳者。文件的所有權益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙，網頁內容里面會有圖紙預覽，若沒有圖紙預覽就沒有圖紙。
  • 4. 未經權益所有人同意不得將文件中的內容挪作商業(yè)或盈利用途。
  • 5. 眾賞文庫僅提供信息存儲空間，僅對用戶上傳內容的表現方式做保護處理，對用戶上傳分享的文檔內容本身不做任何修改或編輯，并不能對任何下載內容負責。
  • 6. 下載文件中如有侵權或不適當內容，請與我們聯系，我們立即糾正。
  • 7. 本站不保證下載資源的準確性、安全性和完整性, 同時也不承擔用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

評論

0/150

提交評論