基于FPGA的JPEG編碼器設(shè)計.pdf_第1頁
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文檔簡介

1、數(shù)字視頻技術(shù)是當(dāng)前信息領(lǐng)域研究的重點和熱點,而數(shù)字音視頻的壓縮技術(shù)正是數(shù)字圖像、無線視頻產(chǎn)業(yè)發(fā)展的核心。其中,研發(fā)功能更強大、處理速度更快的視頻壓縮編碼解碼(CODEC)芯片是體現(xiàn)數(shù)字音視頻壓縮技術(shù)進步的具體方法。正如其他許多新技術(shù)的發(fā)展一樣,圖像和視頻編碼技術(shù)也是由一系列其他領(lǐng)域的進步所共同促進的。
　　本論文作者在實驗室現(xiàn)有FPGA硬件資源的基礎(chǔ)上,高效利用了其運算與存儲資源,獨立設(shè)計了JPEG圖像壓縮編碼器。文中借鑒了相關(guān)文

2、獻中關(guān)于改進后的CHEN算法,在算法的硬件實現(xiàn)上采用資源共享及流水線設(shè)計高效地發(fā)掘算法并行性,提高了DCT變換模塊的運算速度;根據(jù)JPEG標(biāo)準(zhǔn)推薦的Huffman表的特點,提出一種新的分組結(jié)構(gòu),利用該結(jié)構(gòu)采用并行搜索的辦法,用盡量少單元完成編碼運算,提高編碼速度。
　　本文中所涉及芯片的整體設(shè)計及各個子模塊都在Altera公司的QuartusⅡ(及ModelSim)平臺上進行過時序仿真及邏輯綜合驗證。結(jié)果表明,本設(shè)計中DCT變換模

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