粗粒度可重構處理器的結構研究與設計.pdf_第1頁
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文檔簡介

1、隨著嵌入式應用的不斷多變、復雜化,傳統(tǒng)的通用處理器以及專用集成電路很難滿足高性能、高靈活性的需求?？芍貥嬏幚砥饕蚱漭^高的能效比、運算資源豐富、互連形式靈活而在嵌入式設計領域受到廣泛關注。
　　本文將算法分類為計算密集型、控制密集型、計算控制密集型,I/O密集型,數(shù)據(jù)密集型這五大類,并對當前主流的三種粗粒度和兩種多粒度可重構處理器進行結構建模的基礎上,分別進行了算法到可重構結構模型的映射。本文進而利用仿真結果從硬件利用率,計算時間,

2、輸入、輸出帶寬,數(shù)據(jù)組織形式,數(shù)據(jù)復用等五個方面對可重構處理器的性能和算法的適應性進行分析?；诜治鼋Y論以及現(xiàn)有的可重構結構模型提出一種可重構陣列的設計結構,從陣列單元,互連結構,存儲機制,配置機制,流水線,控制機制等方面全面介紹陣列結構。
　　本文對可重構陣列采用Verilog HDL語言進行硬件建模,并通過仿真,在TSMC90nm工藝下綜合,時鐘頻率為100MHz,從算法映射結果的來看,與同類型可重構處理器的映射結果相比,在完

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