基于CMOS工藝的低功耗脈沖型觸發(fā)器設計.pdf

1、隨著CMOS工藝的發(fā)展,集成電路的集成度和工作頻率不斷提高,功耗密度不斷增大。過高的功耗不僅降低了電路的可靠性,增加了封裝和散熱的成本,而且降低了可攜帶設備的續(xù)航能力。因此,低功耗設計成為了高性能集成電路設計的關鍵。
　　 在超大規(guī)模數字集成電路中,時鐘系統(tǒng)的功耗占了系統(tǒng)總功耗的30％～60％。由時鐘分配網絡和觸發(fā)器組成的時鐘系統(tǒng)中,90％的功耗又是由觸發(fā)器和直接驅動觸發(fā)器的時鐘分配網絡末端所消耗的。觸發(fā)器作為基礎的時序元件,它

2、的特性影響著系統(tǒng)的各項性能,如功耗、工作速度、芯片面積、信號的完整性等。因此,設計性能優(yōu)越的觸發(fā)器是數字集成電路設計的重要工作。
　　 與傳統(tǒng)的主從型觸發(fā)器相比,脈沖型觸發(fā)器具有結構簡單、軟邊沿、低延時等優(yōu)點,因此得到越來越廣泛的應用。本文主要研究低功耗脈沖型觸發(fā)器,首先為了滿足關鍵路徑高性能的要求,本文設計了兩個用于顯性脈沖型觸發(fā)器的低功耗脈沖信號發(fā)生器N-PG1和N-PG2,并進一步設計了高速低功耗顯性雙邊沿脈沖型觸發(fā)器SE

3、DNIFF。新設計的N-PG1和N-PG2脈沖信號發(fā)生器通過有效地控制內部節(jié)點的充放電路徑減少了短路電流,降低了電路功耗,而且N-PG2更具有平衡的脈沖產生時間,有利于減小脈沖型觸發(fā)器的最小輸入輸出延時。新設計的SEDNIFF將鎖存節(jié)點內置,簡化了鎖存器的結構,減少了外負載對觸發(fā)器的影響,使其具備低功耗和低延時的特性。其次,為了在雙電源系統(tǒng)中承擔電平轉換的任務,本文設計了低功耗脈沖型電平轉換觸發(fā)器LCFF-TG。新設計的LCFF-TG在

4、耦合雙反相器結構中加入了由脈沖信號控制的傳輸門,有效地減少了競爭電流,降低了觸發(fā)器的功耗。最后,為了進一步降低觸發(fā)器的功耗,本文在時鐘邊沿觸發(fā)控制技術的基礎上,結合條件放電技術和門控時鐘技術的優(yōu)點,提出了條件控制時鐘技術,并應用該技術設計了條件控制時鐘信號脈沖型觸發(fā)器CCFF。新設計的CCFF在輸入信號保持不變時能夠自身封鎖時鐘信號,減少了觸發(fā)器內部節(jié)點的冗余充放電,大幅地降低了觸發(fā)器的功耗。
　　 本文對觸發(fā)器的設計包括了前端

5、設計和后端設計,設計實例表明新設計的脈沖型觸發(fā)器具有先進性和實用性?；赥SMC0.18μm工藝的后端仿真結果顯示,本文設計的各種低功耗脈)中型觸發(fā)器均具有正確的邏輯功能和良好的瞬態(tài)特性.與已有文獻中的同類脈沖型觸發(fā)器相比,新設計的SEDNIFF在不同輸入信號開關轉換頻率下均具有最小的功耗,在α=25％時它的功耗減少了7.0％～17.9％,PDP減少了12.2％～23.5％,適合用于對功耗和延時要求比較高的關鍵路徑上；與同類脈沖型電平轉