基于納米工藝標準單元的光學鄰近效應優(yōu)化設計方法.pdf

1、在過去十年中，隨著光刻技術的發(fā)展，集成電路設計與工藝已進入納米時代。而器件特征尺寸的縮小，給集成電路設計與工藝帶來新的挑戰(zhàn)，于是出現(xiàn)了可制造性設計技術（DFM）。由于光刻和化學機械拋光對電路設計性能可靠性的影響較大，它們是目前可制造性技術的主要研究對象。特別是光刻工藝過程中圖形失真嚴重，分辨率增強技術（RET）已成為制造工藝必要條件，其中包括光學鄰近效應校正、移相掩膜、離軸照明與散射條插入技術，它們對光刻圖形分辨率提高是很有幫助的。

2、r>　　本文對光學鄰近效應及校正技術進行研究。OPC的基本思想是對掩膜圖形進行修正，從而修正在圖形轉移過程中由于非理想效應導致的圖形失真，提高圖形分辨率。
　　目前在90 nm及以下工藝節(jié)點，OPC是光刻掩膜制造的必要步驟。但是隨著集成電路設計復雜度與集成度的不斷提高，對全芯片 OPC修正時間過長，修正后掩膜數(shù)據(jù)量激增，進而導致成本上升的問題已不容忽視。針對這一問題，本文基于標準單元進行光學鄰近與修正，提出一種基于模型 OPC修正

3、原理的版圖優(yōu)化設計方法。
　　在建立基于40 nm工藝標準單元庫過程中，對金屬層版圖進行了優(yōu)化，并對優(yōu)化后單元進行 OPC處理。經(jīng)過對比，優(yōu)化后版圖 OPC修正時間縮短了15.03％，而修正后單元版圖數(shù)據(jù)量降低了11%。
　　本文在完成版圖優(yōu)化后，并對單元進行特征化，建立了完善的庫模型文件。緊接著對單元庫進行了功能驗證與工具流程的驗證。我們還使用 ISCAS’85/89 benchmark電路進行性能驗證，通過對比，優(yōu)化后單