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文檔簡介
1、隨著集成電路的不斷發(fā)展，微處理器的頻率和I/O帶寬需求不斷提高，需要數(shù)據(jù)傳輸速率更高的存儲芯片來滿足處理器訪存的需求。在軍用處理器和宇航電子系統(tǒng)中廣泛采用的SRAM存儲器也面臨著傳輸速率不足的瓶頸。QDR SRAM是一種新型存儲器，較好地解決了靜態(tài)大容量存儲器的存取速率瓶頸問題，具有廣泛的研究與應(yīng)用價值；而存儲器與外部控制器的物理接口是對存儲體進行正確訪存的必要保證。論文對四字突發(fā)QDR SRAM的物理傳輸層進行了研究，具有較高的理論與
2、實踐意義。
本論文完成的主要工作及創(chuàng)新點如下：
1、本課題針對一款四字突發(fā)72Mb×36bit QDRII+ SRAM存儲器，深入研究了其讀寫原理以及相關(guān)的接口協(xié)議，并論述了一種接口物理層通路模塊的實現(xiàn)方案，將物理接口PHY劃分為時鐘與復(fù)位管理模塊、寫數(shù)據(jù)通路、地址與命令發(fā)送模塊、延時校準模塊、讀數(shù)據(jù)通路模塊，并進行了邏輯設(shè)計與驗證工作。
2、本設(shè)計采用了一種延時校準機制并配合可變延時單元電路對讀數(shù)據(jù)進行相
3、位校準，保證了數(shù)據(jù)采集的可靠性；延時單元采用定制流程設(shè)計，采用獨特的抗電源噪聲以及倒比管設(shè)計使得一級延時單元能夠達到70ps左右的延時。
3、對所完成的模塊進行了物理實現(xiàn)與IP封裝工作。物理設(shè)計過程中采用網(wǎng)格狀時鐘樹結(jié)構(gòu)，減小了數(shù)據(jù)總線到達的時間偏差，提高了數(shù)據(jù)采集的可靠性；對模塊進行IP封裝工作，使得該模塊可以方便的應(yīng)用于SOC設(shè)計中，具有可復(fù)用可移植的優(yōu)點。
本文完成的一種四字突發(fā) QDRII+ SRAM的物理傳
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