集成電路的容軟錯誤技術研究.pdf

1、隨著 VLSI技術的飛速發(fā)展,電子系統(tǒng)更容易受到粒子的干擾。晶體管特征尺寸的不斷減小,電路的電壓、節(jié)點電容變得越來越小,因此也降低了粒子輻射所需要高能量粒子的能量閾值,導致了軟錯誤率(Soft Error Rate, SER)大幅度提高。盡管國內外提出了很多電路加固技術,但通常會帶來較大的面積開銷。因此設計一個良好的電路加固結構或者加固策略變得尤為重要。針對日益嚴重的電路軟錯誤問題,本文主要進行了以下的工作:
　　(1)掌握了集成

2、電路軟錯誤相關背景知識,以及引起軟錯誤的一些誘因。針對引起軟錯誤的重要原因,單粒子瞬態(tài)(Single Event Transient, SET)和單粒子翻轉(Single Event Upset, SEU),對近幾年國內外的一些研究成果進行了分析和實驗,并對不同的解決方法進行分類和比較。
　　(2)提出了一種基于二分查找的電路選擇性加固方案。由于現(xiàn)有的電路加固技術通常會帶來較大的面積開銷,為了平衡電路的面積開銷和可靠性,設計了一種

3、新的電路加固平衡指標AF,并基于二分查找算法,將電路中的敏感寄存器替換為三模冗余寄存器來有效容忍電路中的軟錯誤。該方案使得電路的面積開銷和可靠性達到了一個平衡,二分查找替換算法簡便快捷,能夠快速的獲得AF的最值。本方案平均需138.56％的面積開銷,電路平均故障間隔時間 MTBF平均增加為原來的181.37%,提高了電路的可靠性。與其它方案相比,在達到相同的MTBF時,該方案能獲得較小的面積開銷和AF值,實現(xiàn)了面積開銷和可靠性之間的平衡