基于FPGA的PCIe高速RS編解碼數(shù)據(jù)傳輸系統(tǒng)的實(shí)現(xiàn).pdf

1、隨著當(dāng)今科技時(shí)代的發(fā)展，人們對計(jì)算機(jī)等硬件設(shè)備的數(shù)據(jù)處理速度要求越來越高。同時(shí)隨著數(shù)采設(shè)備性能的提高，在測試中產(chǎn)生的高速、大容量的數(shù)據(jù)需要快速、可靠、遠(yuǎn)距離的實(shí)時(shí)數(shù)據(jù)傳輸。一些并行總線或AMBA總線并不能滿足這樣的高要求，而目前， PCIe總線是能夠?qū)崿F(xiàn)最高數(shù)據(jù)傳輸速率的一種串行總線。PCIe體系結(jié)構(gòu)繼承了第二代總線體系結(jié)構(gòu)最有用的特點(diǎn)，并且采用了一些新的技術(shù)成果。使得它的數(shù)據(jù)吞吐率可以達(dá)到很高的程度。基于這樣的背景，本文設(shè)計(jì)了一個(gè)基于

2、PCIe總線的高速RS編解碼數(shù)據(jù)傳輸系統(tǒng)。而RS碼作為糾錯(cuò)碼技術(shù)之一在通信的各個(gè)領(lǐng)域都得到了大規(guī)模的應(yīng)用，因其編碼算法的相對簡單有效，本文選擇了RS編解碼數(shù)據(jù)的傳輸，通過Matlab實(shí)現(xiàn)RS編碼，而RS譯碼則采用的是Xilinx公司的rs_decoder IPCore。
　　本文的主要目標(biāo)是實(shí)現(xiàn)基于PCIe總線的高速串行數(shù)據(jù)傳輸，會從硬件邏輯和軟件驅(qū)動兩部分闡述系統(tǒng)。在硬件邏輯部分，先是對PCIe協(xié)議進(jìn)行了介紹與研究，接著給出了整

3、個(gè)數(shù)據(jù)傳輸系統(tǒng)的設(shè)計(jì)方案。整個(gè)數(shù)據(jù)傳輸系統(tǒng)的硬件設(shè)計(jì)采用了模塊化的設(shè)計(jì)結(jié)構(gòu)，分為PCIe IPCore的生成調(diào)用、PCIe用戶邏輯、數(shù)據(jù)緩存及RS譯碼器等主要模塊。其中利用FPGA內(nèi)PCIe硬核實(shí)現(xiàn)PCIe總線協(xié)議，使用verilogHDL實(shí)現(xiàn)FPGA內(nèi)部PCIe總線端點(diǎn)的邏輯功能、FIFO緩存、PCIe總線邏輯與RS譯碼器接口以及中斷控制等功能。 PCIe總線端點(diǎn)邏輯又將分為接收模塊、發(fā)送模塊、DMA模塊分別進(jìn)行設(shè)計(jì)。在代碼編寫之后對