MEMS加速度計(jì)伺服芯片數(shù)字控制電路研究.pdf

1、MEMS傳感器憑借著其良好的性能，在越來(lái)越多的領(lǐng)域里得以應(yīng)用，其后端的伺服電路也因此成為了近年來(lái)研究的熱點(diǎn)之一。
　　針對(duì)適用于石油勘測(cè)、地震波檢測(cè)的MEMS差分電容式加速度傳感器進(jìn)行研究，設(shè)計(jì)低功耗、動(dòng)態(tài)響應(yīng)好的MEMS加速度計(jì)伺服芯片。
　　本文對(duì)數(shù)字控制電路關(guān)鍵技術(shù)進(jìn)行詳細(xì)的描述，并開發(fā)芯片數(shù)字功能測(cè)試平臺(tái)。采用自頂向下的方法設(shè)計(jì)數(shù)字電路，重點(diǎn)論述Verilog HDL代碼編寫，功能仿真、FPGA驗(yàn)證、版圖后仿真以及芯

2、片數(shù)字功能測(cè)試。
　　數(shù)字控制電路關(guān)鍵技術(shù)包括IIC(Inter Intergrated Circuit)Slave模塊，多相時(shí)鐘源產(chǎn)生模塊MPCG(Multiphase Clock Generator)，平均數(shù)位流計(jì)數(shù)器BSCA(Bit Stream Counting Average)和過(guò)載監(jiān)測(cè)模塊OD(Overload Detection)，主要完成芯片與系統(tǒng)的通信，控制模擬電路開關(guān)時(shí)序和監(jiān)控、處理數(shù)據(jù)等功能。
　　本文

3、提出了一種改進(jìn)型的IIC Slave設(shè)計(jì)方案：對(duì)傳統(tǒng)IIC Slave的狀態(tài)機(jī)進(jìn)行簡(jiǎn)化，得到改進(jìn)型狀態(tài)機(jī)。綜合結(jié)果表明，改進(jìn)型狀態(tài)機(jī)的從機(jī)設(shè)計(jì)對(duì)比傳統(tǒng)狀態(tài)機(jī)的從機(jī)設(shè)計(jì)，面積減少約20％，功耗降低約4%。對(duì)該電路進(jìn)行FPGA驗(yàn)證時(shí)，構(gòu)建了一種簡(jiǎn)單、高效的FPGA(Field Programmable Gate Array)驗(yàn)證系統(tǒng)。
　　多相時(shí)鐘源模塊產(chǎn)生模擬電路12個(gè)開關(guān)的時(shí)序，控制前端電路在檢測(cè)階段，采樣保持階段，力反饋階段，校