高速SerDes接口芯片中抖動(dòng)仿真技術(shù)的研究.pdf

1、隨著處理器性能和通信技術(shù)的快速發(fā)展，人們對(duì)數(shù)據(jù)傳輸速率的要求越來越高，SerDes芯片已經(jīng)取代傳統(tǒng)并行傳輸成為新一代高速串行接口的主流。在高速SerDes接口芯片的設(shè)計(jì)中，抖動(dòng)是最需要設(shè)計(jì)者關(guān)注的問題。研究抖動(dòng)仿真技術(shù)是為了能夠精確地仿真SerDes電路設(shè)計(jì)，有效地驗(yàn)證并提升SerDes芯片的抗抖動(dòng)性能，設(shè)計(jì)出性能優(yōu)良的SerDes芯片。
　　本論文首先研究了SerDes芯片的電路結(jié)構(gòu)；其次對(duì)影響其抗抖動(dòng)性能的各種因素如傳輸線、封

2、裝管腳、輸入信號(hào)等進(jìn)行研究分析與建模，并將建立的模型加入到仿真中，對(duì)電路進(jìn)行了精確地仿真；然后針對(duì)仿真結(jié)果，研究分析了SerDes芯片中的CDR電路和預(yù)加重電路，以求通過時(shí)鐘數(shù)據(jù)恢復(fù)技術(shù)和信號(hào)均衡技術(shù)來改善芯片的抗抖動(dòng)性能；最后完成了SerDes芯片的后端設(shè)計(jì)與物理實(shí)現(xiàn)，成功流片后對(duì)SerDes芯片進(jìn)行了測試。
　　本論文主要研究SerDes芯片設(shè)計(jì)中的抖動(dòng)仿真技術(shù)，利用Verilog-A語言完成了輸入時(shí)鐘及數(shù)據(jù)信號(hào)的抖動(dòng)模型、傳