高速SerDes接口芯片中抖動仿真技術的研究.pdf_第1頁
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文檔簡介

1、隨著處理器性能和通信技術的快速發(fā)展，人們對數(shù)據(jù)傳輸速率的要求越來越高，SerDes芯片已經取代傳統(tǒng)并行傳輸成為新一代高速串行接口的主流。在高速SerDes接口芯片的設計中，抖動是最需要設計者關注的問題。研究抖動仿真技術是為了能夠精確地仿真SerDes電路設計，有效地驗證并提升SerDes芯片的抗抖動性能，設計出性能優(yōu)良的SerDes芯片。
　　本論文首先研究了SerDes芯片的電路結構；其次對影響其抗抖動性能的各種因素如傳輸線、封

2、裝管腳、輸入信號等進行研究分析與建模，并將建立的模型加入到仿真中，對電路進行了精確地仿真；然后針對仿真結果，研究分析了SerDes芯片中的CDR電路和預加重電路，以求通過時鐘數(shù)據(jù)恢復技術和信號均衡技術來改善芯片的抗抖動性能；最后完成了SerDes芯片的后端設計與物理實現(xiàn)，成功流片后對SerDes芯片進行了測試。
　　本論文主要研究SerDes芯片設計中的抖動仿真技術，利用Verilog-A語言完成了輸入時鐘及數(shù)據(jù)信號的抖動模型、傳

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