基于FPGA的卷積神經(jīng)網(wǎng)絡(luò)加速器.pdf

1、卷積神經(jīng)網(wǎng)絡(luò)是一種源自人工神經(jīng)網(wǎng)絡(luò)的多層感知器，它對(duì)圖像的平移、比例縮放、傾斜等形式的變形具有高度的適應(yīng)性，是提取圖形特征的靈敏傳感器，近年來(lái)得到越來(lái)越廣泛的應(yīng)用。目前，卷積神經(jīng)網(wǎng)絡(luò)主要基于通用處理器實(shí)現(xiàn)，但基于軟件方式無(wú)法充分挖掘卷積神經(jīng)網(wǎng)絡(luò)的并行性，在實(shí)時(shí)性和功耗方面都不能滿(mǎn)足應(yīng)用的需求。由于FPGA計(jì)算資源豐富、靈活可配、開(kāi)發(fā)周期短，越來(lái)越多研究者開(kāi)始采用FPGA開(kāi)發(fā)基于卷積神經(jīng)網(wǎng)絡(luò)的應(yīng)用。
　　本文根據(jù)卷積神經(jīng)網(wǎng)絡(luò)基本模型

2、，從運(yùn)算效率與數(shù)據(jù)重用兩個(gè)角度分析了卷積運(yùn)算的并行特征，并研究了激活函數(shù)的實(shí)現(xiàn)方式。以此為基礎(chǔ)，設(shè)計(jì)了基于FPGA的卷積網(wǎng)絡(luò)加速器。該加速器為主機(jī)+FPGA模式，采用流水結(jié)構(gòu)提升運(yùn)行效率;充分利用多種卷積運(yùn)算并行性以平衡運(yùn)算效率和數(shù)據(jù)載入帶寬的需求;通過(guò)PWL逼近實(shí)現(xiàn)激活函數(shù)，兼顧了靈活性和資源消耗。在手寫(xiě)數(shù)字識(shí)別的實(shí)驗(yàn)中，該加速器每周期最多運(yùn)行36次乘累加，在75M的頻率下，峰值運(yùn)算速率可達(dá)到0.915 GMAC/s，相比通用CPU可