采用GCMOS技術的4KV全芯片ESD防護設計.pdf_第1頁
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文檔簡介

1、隨著 CMOS(Complementary Metal Oxide Semiconductor)工藝尺寸的不斷縮小，器件的抗ESD（Electronstatic Discharge）能力也越來越低，集成電路由于ESD而造成的芯片失效問題也愈發(fā)嚴重。研究如何有效的提高芯片的ESD防護能力已成為集成電路研究中的重要課題。本文基于一款數(shù)?；旌?DSP(Digital Signal Processor）芯片，完成了對全芯片ESD防護設計方案研究

2、。
　　本文首先從系統(tǒng)級與電路級對全芯片ESD防護原理，及常見ESD防護單元電路進行了詳細分析，并提出了全芯片ESD防護設計的要點。然后，根據(jù)DSP芯片的電源域、端口類型特點及芯片規(guī)模，提出了基于ESD BUS的全芯片ESD防護設計系統(tǒng)級方案，并根據(jù)系統(tǒng)級方案，完成了新型的基于GCMOS ESD(Gate-Complementary Metal Oxide Semiconductor Electronstatic Discharg

3、e)防護電路的I/O端口防護電路，及電源與地間Clamp（鉗位）電路等單元電路的設計。最后，根據(jù)ESD設計的版圖布局特點，綜合考慮端口的閂鎖效應、冷熱阱漏電等問題，在CSMC HJ018工藝下完成了DSP芯片的全芯片ESD防護版圖，并通過TLP測試系統(tǒng)，驗證了設計的正確性。
　　根據(jù)TLP測試儀器的測試結(jié)果，所設計的新型GCMOS ESD防護電路的觸發(fā)電壓為8V左右，二次擊穿電流3.7A，等效HBM(Human Body Mode

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