基于SOCEncounter的ASIC芯片后端設計研究.pdf

1、隨著微電子技術高速發(fā)展，集成電路已滲透到現代通信，汽車電子、醫(yī)療和交通系統(tǒng)領域等人們生活的各個方面。然而，集成電路的發(fā)展受到工藝尺寸的縮小而產生的寄生效應的極大限制，寄生效應引起的信號完整性、動態(tài)壓降和溫度翻轉等非理想效應使得時序收斂因多個變量相互制約而變得愈加復雜。此外，單個芯片上邏輯門數達到十幾億規(guī)模，時鐘頻率達到GHz以上，僅僅靠工藝技術的提升已難以實現設計的快速收斂，如何縮短芯片設計周期，成為物理設計工程師面臨的巨大挑戰(zhàn)之一。物

2、理設計絕不是對后端EDA工具的熟練掌握以及使用就可以完成的，而需要針對具體設計目標特點研發(fā)具體設計實現方法才能使設計快速收斂。本文對邏輯綜合，可測性設計，靜態(tài)時序分析和后端設計進行了詳細的研究，采用TSMC0.18um1P6M CMOS工藝來實現8位RISC_MCU的綜合，時序驗證和自動布局布線。
　　本研究主要內容包括：⑴對邏輯綜合理論進行了研究。重點討論邏輯綜合約束及工作環(huán)境的內容，概述了多時鐘域時序約束的處理方法以及邏輯綜合

3、的編譯策略和優(yōu)化方法，完成8位 RISC_MCU的約束添加的編寫和工作環(huán)境的定義，實現 RISC_MCU的邏輯綜合并生成門級電路，總結得到網表質量評價原則。使用形式驗證技術對綜合前后設計邏輯功能等價性進行了檢查。⑵對可測性設計進行了研究。首先闡述可測性設計理論知識和常見測試方法，重點討論基于掃描的可測性設計方法，測試時序與測試測試規(guī)則的內容，完成8位RISC_MCU測試掃描編譯并進行故障測試覆蓋率檢查。分析了兩種提高測試覆蓋率的方法，使

4、設計測試覆蓋率從初始值0.46％提高到99.97%，使得覆蓋率提高到要求范圍內并且在設計中插入掃描鏈。⑶對靜態(tài)時序分析進行了研究。首先對靜態(tài)時序分析的原理進行了闡述，對常用的寄生參數文件 spef和標準延時文件進行了比較并闡明了各自用途。對時序路徑的劃分與三種時序分模式：單工作條件、bc_wc和OCV進行詳細的討論。重點闡述了OCV時序分析模式和共同路徑悲觀的內容，采用CPPR技術完成布圖后8位RISC_MCU的時序驗證工作，時序滿足要

5、求。⑷對物理實現過程進行了研究。簡述整個后端設計流程，重點研究了布圖規(guī)劃的內容及其結果對設計收斂的影響。其次，對掃描鏈重排進行了討論并對掃描重排前后掃描鏈結果進行對比。在時鐘樹綜合過程中，利用analyzeClockTreeSpec對時鐘樹約束文件先進行檢查以判斷其合理性，采用一種自動與手動相結合的時鐘樹綜合方法完成時鐘樹綜合。最后，采用MMMC方法來驗證設計時序和對設計時序進行了分析和優(yōu)化并實現時序收斂。將布圖后網表與布圖前網表通過形